- Hệ số khuếch đại 20 b. - Ảnh hưởng của hiệu ứng phi tuyến 25 2.2 Yêu cầu thiết kế 26 2.3 Lựa chọn kiến trúc cho vi mạch khuếch đại tạp âm thấp 27 2.3.1 Tầng khuếch đại CS 27 a. - Tầng khuếch đại CS tải điện trở 27 b. - Tầng khuếch đại CS tải điện cảm 28 c. - 27 Bảng 3.1 Các yêu cầu thiết kế của vi mạch khuếch đại tạp âm thấp. - 34 Bảng 3.2 Bảng kết quả của quá trình thiết kế nguyên lý vi mạch khuếch đại tạp âm thấp. - 59 Bảng 4.1 Bảng thông số cấu tạo vi mạch khuếch đại tạp âm thấp. - 67 Bảng 4.2 Bảng thông số hoạt động vi mạch khuếch đại tạp âm thấp. - 20 Hình 2.2 Khối khuếch đại tạp âm thấp [6. - 23 Hình 2.3 Mạch khuếch đại CS MOSFET [3. - 25 Hình 2.4 Tầng khuếch đại CS tải điện trở [6. - 27 Hình 2.5 Phối hợp trở kháng tầng khuếch đại CS tải điện trở [6. - 28 Hình 2.6 Tầng khuếch đại CS tải điện cảm [6. - 28 Hình 2.7 Tầng khuếch đại CS hồi tiếp điện trở [6. - 29 Hình 2.8 Tầng khuếch đại CG tải điện cảm [6. - 30 Hình 2.9 Tầng khuếch đại Cascode [6. - 32 Hình 3.1 Sơ đồ nguyên lý khởi đầu của vi mạch khuếch đại tạp âm thấp [6. - 33 Hình 3.2 Giải thuật tối ưu các tham số của bộ khuếch đại tạp âm thấp LNA. - 45 Hình 3.18 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 1nH. - 46 Hình 3.19 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 5nH. - 47 Hình 3.20 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 2*5nH. - 56 Hình 3.36 Hệ số khuếch đại thỏa mãn yêu cầu thiết kế. - 57 Hình 3.38 Sơ đồ nguyên lý vi mạch khuếch đại tạp âm thấp LNA. - 58 Hình 3.39 Testbench cho vi mạch khuếch đại tạp âm thấp LNA. - 58 Hình 4.1 Ánh xạ linh kiện sang sơ đồ layout của vi mạch khuếch đại tạp âm thấp . - 60 Hình 4.2 Sắp xếp các linh kiện trong sơ đồ layout của vi mạch khuếch đại tạp âm thấp. - 61 Hình 4.3 Hiển thị chi tiết các linh kiện trong sơ đồ layout của vi mạch khuếch đại tạp âm thấp. - 62 Hình 4.5 Đường nối nguồn của vi mạch khuếch đại tạp âm thấp LNA. - 63 Hình 4.6 Đường nối đất của vi mạch khuếch đại tạp âm thấp LNA. - 63 Hình 4.9 Sơ đồ layout vi mạch khuếch đại tạp âm thấp. - 64 Hình 4.10 Kết quả kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA. - 64 Hình 4.11 Kết quả kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp. - 65 Hình 4.12 Kết quả mô phỏng hệ số khuếch đại GP sau khi layout. - Trong bộ thu tín hiệu GNSS thì khối khuếch đại tín hiệu là một thành phần quan trọng, không thể thiếu. - Vì vậy, việc thiết kế khối khuếch đại tạp âm thấp với hệ số khuếch đại cao, tỷ số tạp âm nhỏ theo công nghệ vi mạch có vai trò rất quan trọng để giải quyết các thách thức trên. - Đề tài luận văn này nghiên cứu và đưa ra một hướng thiết kế vi mạch khuếch đại tạp âm thấp ứng dụng cho hệ thống GNSS. - Việc thiết kế sẽ hướng đến sự tối ưu giữa hệ số khuếch đại, hệ số tạp âm, công suất tiêu thụ và diện tích vi mạch thực hiện khối khuếch đại. - Khối khuếch đại tạp âm thấp trong các kiến trúc cho bộ thu tín hiệu GNSS đóng một vai trò quyết định đến chất lượng của tín hiệu thu được. - Sự phát triển mạnh của công nghệ vi mạch CMOS đã tạo ra nền tảng thực thi cho các bộ khuếch đại tạp âm thấp với những ưu điểm vượt trội (khả năng tích hợp nhỏ gọn, tốc độ đáp ứng cao, công suất tiêu thụ thấp, chất lượng tín hiệu ổn định). - Vì vậy, tôi thực hiện luận văn thạc sỹ "Nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho hệ thống định vị GNSS" theo công nghệ vi mạch CMOS. - Luận văn "Nghiên cứu và thiết kế khối khuếch đại tạp âm thấp ứng dụng cho hệ thống định vị GNSS" được chia thành 4 chương. - Vì vậy việc thiết kế khối khuếch đại tạp âm thấp có vai trò rất quan trọng, nhằm giải quyết các thách thức trên. - Hình 1.12 Mô hình hóa cuộn cảm trong vi mạch [6] (a): Mô hình mắc nối tiếp (b): Mô hình mắc song song Khi đó, để đặc trưng cho chất lượng cuộn cảm, người ta sử dụng hệ số phẩm chất Q được định nghĩa bởi công thức: Q = L1ω/Rs (đối với mô hình mắc nối tiếp) (1.14) Q = Rp/(L1ω) (đối với mô hình mắc song song Quy trình thiết kế vi mạch tương tự 1.3.1 Sơ đồ khối tổng quát Quy trình thiết kế vi mạch khuếch đại tạp âm thấp tuân theo quy trình chung thiết kế các vi mạch tương tự. - Vì vậy, trước khi thiết kế vi mạch khuếch đại tạp âm 14 thấp, luận văn sẽ giới thiệu tổng quan về quy trình thiết kế vi mạch tương tự. - 20 Chương 2 PHÂN TÍCH VÀ ĐẶC TẢ THIẾT KẾ KHỐI KHUẾCH ĐẠI TẠP ÂM THẤP Trong chương 2, lý thuyết chung và các yêu cầu thiết kế cho bộ khuếch đại tạp âm thấp sẽ được trình bày. - Yêu cầu được đặt ra là phải đảm bảo hệ số khuếch đại lớn trong khi hệ số tạp âm thấp. - 2.1.2 Các tham số đặc trưng của khối khuếch đại a. - Hệ số khuếch đại Hệ số khuếch đại là tỷ số giữa mức tín hiệu hoặc giữa mức công suất ở phía đầu ra so với phía đầu vào của mạch khuếch đại. - Khái niệm về nhiễu Hiệu suất của bộ khuếch đại chịu ảnh hưởng lớn của nhiễu. - Khái niệm về hệ số tạp âm Xét bộ khuếch đại tạp âm thấp trong sơ đồ sau: 23 Hình 2.2 Khối khuếch đại tạp âm thấp [6] Chất lượng của bộ khuếch đại tạp âm thấp không chỉ phụ thuộc vào hệ số khuếch đại mà còn phụ thuộc vào tỷ số tín hiệu so với nhiễu. - Ký hiệu Pin là công suất tín hiệu có ích phía đầu vào bộ khuếch đại. - Gp là hệ số khuếch đại công suất. - Pan là công suất nhiễu ở phía đầu ra, bị gây ra bởi nội tại bộ khuếch đại. - Sự thỏa mãn yêu cầu về ma trận tán xạ phản ánh chất lượng tốt của bộ khuếch đại. - Có thể thấy rằng hệ số truyền đạt công suất S12 phụ thuộc trực tiếp vào hệ số khuếch đại công suất. - Tuy nhiên, để thỏa mãn yêu cầu, thì không chỉ việc tăng hệ số khuếch đại mà việc phối hợp trở kháng cũng đóng vai trò quan trọng. - Xét trường hợp mạch khuếch đại CS MOSFET. - 0 thì hệ số khuếch đại sẽ tăng lên, ngược lại, nếu (α1*α3. - 0 thì hệ số khuếch đại sẽ bị giảm xuống (bị “nén” lại). - Trong trường hợp hệ số khuếch đại bị nén lại, để định lượng hiệu ứng này, người ta định nghĩa điểm nén ICP. - Vì vậy, hạn chế độ phi tuyến, làm tăng độ tuyến tính là một yêu cầu đặt ra khi thiết kế bộ khuếch đại. - Tầng khuếch đại CS tải điện trở Hình 2.4 Tầng khuếch đại CS tải điện trở [6. - Hệ số khuếch đại: Av = -RD*gm (mô hình tín hiệu nhỏ. - Để phối hợp trở kháng, cần phải mắc thêm một điện trở Rp có giá trị xấp xỉ 50Ω song song với MOSFET ở phía đầu vào: Hình 2.5 Phối hợp trở kháng tầng khuếch đại CS tải điện trở [6] Tuy nhiên, điều này sẽ dẫn đến sự trả giá về hệ số tạp âm • Hệ số tạp âm: NF = 1 + Rs/Rp + (γRS)/[gm(Rs||Rp)2. - Rs/[gm2(Rs||Rp)2RD] (2.27) Rs≈ Rp nên cho dù bỏ qua 2 thành phần ở cuối thì NF vẫn vào cỡ 3dB Như vậy, tầng khuếch đại CS tải điện trở không phải là kiến trúc thích hợp cho vi mạch khuếch đại tạp âm thấp. - Tầng khuếch đại CS tải điện cảm Hình 2.6 Tầng khuếch đại CS tải điện cảm [6] Zin(jω. - Vậy kiến trúc này cũng khó ứng dụng cho vi mạch khuếch đại tạp âm thấp. - Hình 2.7 Tầng khuếch đại CS hồi tiếp điện trở [6. - Hệ số khuếch đại: Gv = (1 – RF/RS)/2 ≈ -RF/RS (2.31. - 35 Hình 3.2 Giải thuật tối ưu các tham số của bộ khuếch đại tạp âm thấp LNA 3.2 Lựa chọn độ rộng kênh W của transistor M1 Phần thực của trở kháng đầu vào transistor M1 được xác định bởi công thức: Re {Zin. - 3.3 Xác định giá trị điện dung CP để phối hợp trở kháng đầu vào Sau khi xác định được giá trị độ rộng kênh W cho transistor M1, sẽ tiến hành mô phỏng với sơ đồ nguyên lý của tầng khuếch đại Cascode để xác định giá trị điện cảm CP thỏa mãn phối hợp trở kháng đầu vào. - 46 Hình 3.18 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 1nH. - C1 = 10.2pF Nhận thấy giá trị của hệ số khuếch đại công suất GP = 13dB tại tần số hoạt động của GPS f = 1.57542GHz, thấp hơn so với giá trị thiết kế yêu cầu là 15dB. - Vì vậy, cần phải thay đổi giá trị của LD để tăng giá trị hệ số khuếch đại. - Công thức (2.41) xác định giá trị hệ số khuếch đại điện áp tại tần số cộng hưởng giữa LD và C1: GV = R1gm1 Trong đó, gm1 là hệ số điện dẫn của transistor M1. - Hệ số khuếch đại công suất tỷ lệ với hệ số khuếch đại điện áp. - bởi vậy, muốn tăng giá trị của các hệ số khuếch đại trong khi không thay đổi kích thước và phân cực cho transistor M1, thì cần phải tăng kích thước của cuộn cảm LD để tăng giá trị điện trở ký sinh trên đó. - Tiến hành mô phỏng thu được kết quả như sau: 47 Hình 3.19 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 5nH. - Tiến hành mô phỏng thu được kết quả: Hình 3.20 Kết quả mô phỏng hệ số khuếch đại công suất với giá trị LD = 2*5nH. - C1 = 1pF Nhận thấy khi có một cuộn cảm 5nH, hệ số khuếch đại GP = 18.3dB. - khi có 2 48 cuộn cảm 5nH mắc nối tiếp nhau thì hệ số khuếch đại GP = 18.6dB. - Như vậy, khi tăng kích thước cuộn cảm lên gấp 2 lần thì hệ số khuếch đại vẫn không thay đổi đáng kể. - 57 S21 > 20dB, như vậy hệ số khuếch đại có khả năng thỏa mãn yêu cầu thiết kế. - Kết quả mô phỏng cho hệ số khuếch đại GP = 21.45dB, thỏa mãn yêu cầu thiết kế. - Hình 3.36 Hệ số khuếch đại thỏa mãn yêu cầu thiết kế Kiểm tra hệ số tạp âm NF = 88mdB, thỏa mãn yêu cầu thiết kế. - Sơ đồ nguyên lý hoàn chỉnh với mạch phân cực và gán các chân tín hiệu cho vi mạch như sau: 58 Hình 3.38 Sơ đồ nguyên lý vi mạch khuếch đại tạp âm thấp LNA Vì cuộn cảm LG, các cuộn cảm và tụ điện cách ly không được tích hợp trong vi mạch nên sẽ được đặt trong testbench. - 4.1 Thiết kế vật lý (layout) cho vi mạch LNA Từ sơ đồ nguyên lý đã có được của vi mạch khuếch đại tạp âm thấp, sử dụng công cụ Layout LX trong bộ công cụ Candence Virtuoso để ánh xạ các linh kiện sang sơ đồ layout. - Hình 4.1 Ánh xạ linh kiện sang sơ đồ layout của vi mạch khuếch đại tạp âm thấp Đường màu tím trong hình là đường giới hạn diện tích vi mạch. - Hình 4.5 Đường nối nguồn của vi mạch khuếch đại tạp âm thấp LNA Hình 4.6 Đường nối đất của vi mạch khuếch đại tạp âm thấp LNA Tiếp theo, cần gán chân tín hiệu của vi mạch trong sơ đồ layout. - Hình 4.7 Gán chân tín hiệu IN của vi mạch trong sơ đồ layout Hình 4.8 Gán chân tín hiệu OUT của vi mạch trong sơ đồ layout Cuối cùng thu được sơ đồ layout hoàn chỉnh vi mạch khuếch đại tạp âm thấp. - 64 Hình 4.9 Sơ đồ layout vi mạch khuếch đại tạp âm thấp 4.2 Kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA Thực hiện kiểm tra DRC vi mạch khuếch đại tạp âm thấp cho kết quả thỏa mãn. - Hình 4.10 Kết quả kiểm tra DRC cho vi mạch khuếch đại tạp âm thấp LNA 65 4.3 Kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp LNA Thực hiện kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp cho kết quả thỏa mãn. - Hình 4.11 Kết quả kiểm tra LVS cho vi mạch khuếch đại tạp âm thấp 4.4 Giải nén ký sinh và mô phỏng sau layout cho vi mạch khuếch đại tạp âm thấp LNA Thực hiện giải nén các tham số điện trở và điện dung ký sinh, sau đó tiến hành mô phỏng lại. - 69 KẾT LUẬN Trong luận văn này, khối khuếch đại tạp âm thấp sử dụng công nghệ CMOS 130nm ứng dụng cho bộ thu GPS đã được thiết kế. - Khối khuếch đại này có chức năng khuếch đại tín hiệu với hệ số khuếch đại cao, hệ số tạp âm thấp ở tần số 1.57542 GHz, giúp cải thiện chất lượng tín hiệu trước khi đưa vào xử lý ở các khối sau. - Thiết kế sử dụng kiến trúc tầng khuếch đại Cascode với mục đích tăng hệ số khuếch đại điện áp, giảm tạp âm của mạch, và tăng độ tuyến tính. - Kết quả mô phỏng nguyên lý của vi mạch,hệ số khuếch đại đạt được 21.4 dB, tạp âm thấp chỉ 0.088 dB tại đúng tần số f = 1.57542GHz. - Kết quả mô phỏng sau layoutcủa vi mạch hệ số khuếch đại đạt được 9.47 dB, tạp âm thấp 1.83dB tại tần số f = 1.57542GHz. - Như vậy, việc thiết kế khối khuếch đại tạp âm thấp đã hoàn thành về mặt nguyên lý và đạt được yêu cầu cơ bản sau khi layout mặc dù vẫn còn những tồn tại nhất định về việc nâng cao hệ số khuếch đại và phối hợp trở kháng. - Công việc tối ưu khối khuếch đại tạp âm thấp sẽ được tiếp tục thực hiện trong thời gian tới
Xem thử không khả dụng, vui lòng xem tại trang nguồn hoặc xem
Tóm tắt