Nghiên cứu và thiết kế IC chuyển mạch ADC.

- T s tín hiu trên nhiu .
- Khi to tín hing b .
- 3 Hình 1.2 Sơ đồ khối bộ thu RF.
- 6 Hình 1.5 (a) thiết bị PMOS đơn giản, (b) PMOS bên trong n-well.
- 7 Hình 1.6 Đặc tuyến V-A của MOSFET.
- 8 Hình 2.1 Hoạt động của bộ ADC.[2.
- 11 Hình 2.3 Sai số độ lệch dương.[3.
- 13 Hình 2.4 Sai số khuếch đại dương.[3.
- 17 Hình 2.9 Spurious Free Dynamic Range.[5.
- 29 Hình 3.2 Sơ đồ khối bộ so sánh.
- 31 Hình 3.4 Các tham số của Comparator lý tưởng.
- 32 Hình 3.5 Input Common-Mode Voltage.
- 34 Hình 3.8 Tham số voltage swing.
- 35 Hình 3.9 Cấu trúc bộ so sánh CMOS SR Latch.
- 40 Hình 4.1 Cấu trúc bộ comparator CMOS SR latch.
- 64 Hình 4.26 Thiết kế layout của khối comparator.
- Khi chuyi tín hi.
- sang tín hiu s là khi ADC (Analog Digital Converter) và ng ta có khi DAC (Digital Analog Converter.
- hong vì vy ngung cung cp không ln.
- Có Nghiên cứu và thiết kế IC chuyển mạch ADC 5 hai cách khc phc, mt là nghiên cu ch to ra loi pin vi ngun cp bn b ng t i gian s d.
- Nhng hong hu ích ca thit b u xy ra  vùng cht ni lp oxit cc c ng c i xi vi S và D.
- Lý do là  cha tng cc khi hong.
- qua ng ca cht n t b c ch to.
- Trong thc tn th ca cht nn ng rt ln nh a thit b.
- Ví d, nu mt mn hong trong khong t n 3V, Vsub, NMOS = 0.
- Hình 1.4 Sự kết nối chất nền Nghiên cứu và thiết kế IC chuyển mạch ADC 7 Trong công ngh CMOS, c t.
- Hình 1.6 Đặc tuyến V-A của MOSFET u ki.
- i tín hiu t.
- Tín hi.
- sang s c: chuyn tín hi.
- Quá trình chuyn t tín hi.
- quá trình ly mng t hoá tín hiu hình sin.
- A là tín hi.
- Hình 2.1 Hoạt động của bộ ADC.[2] Nghiên cứu và thiết kế IC chuyển mạch ADC 11 Ví d trên th hin hong ca b ng.
- Vi b ng có ng tuyn tính vi khong tín hiu vào.
- u vào mà b ADC có th chuyn thành tín hiu s ng.
- nht ( Hình 2.2B).
- Trong c ng h.
- ln nht ca tín hi.
- B rng ca tín hi.
- (2.1) Vi input range = VFS khi ADC ch hong  ph.
- 2VFS khi ADC hong  c hai ph.
- th hình thang mô t hong ca b ADC khi thc hin chuyi tín hiu mt chiu sang tín hiu s.
- Thông s làm ving có quan h v m k thu.
- Các thông s làm ving quan trng là: t s tín hiu trên nhi.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 13 Hình 2.3 Sai số độ lệch dương ng hp này sai s.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 14 Hình 2.4 Sai số khuếch đại dương.[3] 2.2.3.
- Độ phi tuyến vi phân (DNL) Nghiên cứu và thiết kế IC chuyển mạch ADC 15 Vi b ng, tín hi i.
- Hình 2.6 Minh họa về độ phi tuyến vi phân.[3] Vi b ng cong truy.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 16 Hình 2.7 Sai từ mã ở ADC 3 bit do DNL quá lớn.
- lch ln nht theo chiu thng ging cong thc t ng [3] (hình 2.8).
- Hình 2.8 INL của một bộ ADC 3-bit.[3] Vi mt b ADC nu giá tr ca nh c bng ±1/2 LSB thì nó luôn luôn u và n.
- Tuy nhiên nu mt b u không có a nó nh c bng ±1/2 LSB [1].
- tín hiu v.
- s gia ng ca các thành phn tn s ng ca thành phn tn s bn hay tn s gc [3].
- tín hi.
- Hình 2.9 Spurious Free Dynamic Range.[5] 2.3.
- Flash ADC phù hp vi các ng di di tn l ng tiêu th khá ln, v.
- phân gii không cao và b gii hn trong các ng dng i tn s hong cao [6].
- B so sánh là thành phn tiêu th ng ch yu nên vi kin trúc này ta có th làm gic công sut tiêu th ca mch.
- Hong ca mc thc hin.
- phân ging t 8-n 18-bit vi tn s ly mu lên t.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 24 Hình 2.13 Kiến trúc SAR ADCs đơn giản.[9] 2.3.3.
- c tin ng thi ti thu t0 ca chu kì CLK.
- Tt c các bit B0, B1, B2, B3 c ly mng vi cùng mt giá tr tín hiu vào Vin_t n trúc.
- Do có hai mn áp phân biy nên mt b so sánh hong tt khi t.
- Hình 3.2 Sơ đồ khối bộ so sánh.
- Thông số của Comparator lý tưởng Khi comparator ng: Tr.
- v-) (3.2) Hình 3.5 Input Common-Mode Voltage 3.1.5.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 34 Hình 3.6 Tham số Gain Bandwidth Op-amp 3.1.6.
- Hình 3.7 Tham số slew rate.
- c gii hn bi tr kháng ra ca b khu n áp bão hòa ca transistor và ngun cung cp Hình 3.8 Tham số voltage swing Nghiên cứu và thiết kế IC chuyển mạch ADC 36 3.2.
- Gii h a tín hiu vào.
- m tín hiu tu ra ca mch.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 37 Hình 3.9 Cấu trúc bộ so sánh CMOS SR Latch.
- Na chu k mc thp cng h ng thi t, và tín hic khui theo tín hiu vào.
- Khối tạo tín hiệu CLK đồng bộ Nghiên cứu và thiết kế IC chuyển mạch ADC 39 Hình 3.11 Hình minh họa tín hiệu INV1, INV2 của khối CMOS latch Theo nguyên lý hong ca kin trúc comparator trên ta có tng tín hiu ra INV1 và INV2 ca khi CMOS latch có tính ch.
- Ki c minh ha bi hình 3.12.
- Kt qu t c minh ha bi hình 3.13.
- Hình 3.13 Hình minh họa quá trình tạo xung CLK1 từ xung CLK0 Nghiên cứu và thiết kế IC chuyển mạch ADC 41 Chương 4.
- 4.1 Nghiên cứu và thiết kế IC chuyển mạch ADC 42 Hình 4.1 Cấu trúc bộ comparator CMOS SR latch M.
- n công sut tiêu th toàn mch n áp phân cc ca c công sut thng thi thi gian tr thp.
- Trễ nhỏ nhất Nghiên cứu và thiết kế IC chuyển mạch ADC 47 Hình 4.7 Minh họa M4, M5 trên CMOS SR latch.
- Hình 4.9 Xác định kích thước của từng finger N6, N7 Nghiên cứu và thiết kế IC chuyển mạch ADC 49 Hình 4.10 Xác định kích thước của N8, N9 f.
- Xác định kích thước khối tạo xung CLK đồng bộ Hình 4.11 là kin trúc hai khi khi NOR2 và Inverter to ra tín hing b CLK bên trong comparator.
- Hình 4.12 th hi.
- Hình 4.13 th hi.
- Hình 4.14 th hi.
- Hình 4.15 th hi.
- Hình 4.15 Mạch nguyên lý của 4 bit flash ADC a.
- Nghiên cứu và thiết kế IC chuyển mạch ADC 55 Hình 4.16 Sử dụng xung ramp tại đầu vào ADC Bng 4.2 th hin các giá tr DNL và INL ti nhng khon áp Vref khác nhau.
- |DNL|max=0.65LSB Nghiên cứu và thiết kế IC chuyển mạch ADC 56  |INL|max=0.408LSB (a) (b) Hình 4.17 Tham số DNL và INL của 4 bit flash ADC dạng nối tiếp b.
- ENOB=2.579 SFDR=31.71dB SNR=18.14dB Nghiên cứu và thiết kế IC chuyển mạch ADC 58 Hình 4.19 Kết quả đạt được sau khi biến đổi Fourier Bng 4.6 tng kt các giá tr cui cùng ca các thông s cho mch 4 bit flash ADC dng ni tip.
- i thit k có th ng thit k n y.
- M c minh ha trong hình 4.21.
- Hình 4.21 Sơ đồ stich diagram của khối NAND3 Hình 4.22 Mạch nguyên lý cổng login AND ba đầu vào Nghiên cứu và thiết kế IC chuyển mạch ADC 63 T.
- Hình 4.24 mô t mng hp dây dn n n th khi thit k cng AND3 vi cách share gate khác.
- Hình 4.27 Sơ đồ layout khối mux21 Nghiên cứu và thiết kế IC chuyển mạch ADC 66 4.2.3.
- Hình 4.28 Sơ đồ layout khối ADC Nghiên cứu và thiết kế IC chuyển mạch ADC 67 Nghiên cứu và thiết kế IC chuyển mạch ADC 68 KẾT LUẬN B chuyi tín hi.
- tuyn tính ca m c tt th hin thông qua vic ng ln ca nhiu mà.
- tr, nâng mng s d

Xem thử không khả dụng, vui lòng xem tại trang nguồn
hoặc xem Tóm tắt