- Cấu hình lại phần cứng trong kiến trúc hệ thống nhúng như một khả năng tăng tính linh hoạt của hệ. - Abstract: Trình bày các khái niệm: kiến trúc tái cấu hình. - tái cấu hình linh động. - khả năng chịu lỗi trong kiến trúc tái cấu hình. - Nghiên cứu chịu lỗi trong chip hệ thống đa nhân động (DyMPSoC): tóm tắt. - Hệ thống nhúng. - Hệ thống tự động Content. - Các ứng dụng quan trọng như quân sự, hàng không vũ trụ, ô tô và y tế yêu cầu phải thực hiện chiến lược chịu lỗi để đảm bảo hoạt động tin cậy trong thời gian sống của hệ thống. - Hình 1.1: Các xu hương trong ngành công nghiệp ô tô (dữ liệu được cung cấp bởi TRW Auto-motive) Một giải pháp cho vấn đề này, được chấp nhận trong ngành công nghiệp ô tô, là công nghệ “mảng các cổng logic lập trình được” (FPGA) cho phép thêm tính linh hoạt, giảm chi phí và hỗ trợ thực hiện yêu cầu.. - Hơn nữa, những tính năng tiên tiến gần đây được giới thiệu trong các FPGA hiện đại, cấu hình lại từng phần linh động (DPR) cung cấp cơ hội hơn nữa để tăng cường sự linh hoạt và có độ tin cậy của hệ thống mục tiêuVài nét về dự án “The CIFAER”. - Các hoạt động nghiên cứu trong dự án CIFAER (Communication Intra-véhicule Flexible et Architecture Embarquée Reconfigurable) (hình 1.2) là tập trung vào định nghĩa của một kiến trúc xây dựng xung quanh một đơn vị xử lý hỗ trợ DPR (bộ xử lý chung kết hợp với một khu vực tái cấu hình được) và hỗ trợ giao diện truyền thông linh hoạt.. - Hình 1.2: Tổ chức dự án CIFAER. - Các khía cạnh cấu hình lại có ba mục tiêu chủ yếu:. - Trong luận văn này, các dịch vụ có khả năng chịu lỗi trong hệ thống ô tô sử dụng mô hình cấu hình lại từng phần linh động sẽ được giới thiệu. - Việc sử dụng máy tính có khả năng cấu hình lại linh động có hai mục tiêu:. - Căn cứ vào kiến trúc phần cứng và phần mềm điều khiển của nó, luận văn này sẽ giới thiệu quá trình thực hiện cấu hình lại từng phần linh hoạt cũng như các dịch vụ quản lý chiến lược khả năng chịu lỗi.. - FT-DyMPSoC là một hệ thống không chỉ phối hợp tất cả các tính năng của một MPSoC linh động mà còn tích hợp các kỹ thuật chịu lỗi để đối phó với các lỗi tiềm năng.. - Mô hình phân tích được đưa ra trong Chương 4 để giúp dễ dàng đánh giá hiệu suất / sự cân bằng độ tin cậy trong khi bao gồm cả kỹ thuật chịu lỗi vào các hệ thống mục tiêu.. - Kiến trúc tái cấu hình. - Thiết bị có thể cấu hình lại chi tiết chủ yếu là đại diện bởi các thiết bị logic có thể lập trình được phức tạp (CPLD) và mảng cổng logic lập trình được (FPGA).. - Hình 2.1 cung cấp một cấu trúc đơn giản của một FPGA. - Hình 2.1: Kiến trúc chung của FPGA. - Bộ xử lý tái cấu hình. - Tái cấu hình linh động 2.2.1. - Hệ thống có thể thay đổi hành vi của mình theo môi trường hoặc các sự kiện bên ngoài trong thời gian chạy. - Hình 2.2: Hệ thống dựa trên vi xử lý kiểm soát các tài nguyên có thể cấu hình lại. - Hình 2.2 mô tả một cấu trúc điển hình của một hệ thống dựa trên bộ xử lý trong một thiết bị Xilinx Virtex.. - Quy trình thiết kế tiêu chuẩn cho cấu hình lại kiểu mô-đun bằng cách sử dụng FPGA Xilinx được dựa trên công cụ được cung cấp: bộ phát triển nhúng (EDK), môi trường phần mềm tích hợp (ISE) và PlanAhead, như trong hình 2.3.. - Hình 2.3: Quy trình thiết kế tiêu chuẩn cho hệ thống tái cấu hình linh động 2.3. - Khả năng chịu lỗi trong kiến trúc tái cấu hình. - Các kỹ thuật chịu lỗi có thể được phân thành hai loại: những thay đổi công nghệ của quá trình chế tạo, và những thay đổi cấu trúc thiết kế của một hệ thống. - Các mô hình lỗi trong kiến trúc tái cấu hình Việc phân loại của SEE được trình bày trong hình 2.4.. - Hình 2.4: Phân loại SEE. - Hình 2.5: Ảnh hưởng SEU đến trạng thái của tế bào nhớ Sự kiện ngắt chức năng đơn: (SEFI).. - HCE có thể gây ra các lỗi thường trú sau khi hoạt động lâu dài, không thể được loại bỏ bằng cách cấu hình lại.. - Những ảnh hưởng SEU trong bộ nhớ cấu hình. - Thay đổi cấu hình I/O: đảo hướng I/O. - Hình 2.6: Các ảnh hưởng SEU trong bộ nhớ cấu hình của Xilinx Virtex Bit không nhạy cảm:. - Hình 2.7: Rối loạn không liên tục Hình 2.8: Rối loạn liên tục 2.4. - Hình 2.9: Nhân đôi và so sánh (DWC). - Hình 2.10: Phát hiện lỗi trong ECU của dự án SAPECS. - Trong phương án TMR, nó có thể để xác định lỗi dựa trên ba khối tài nguyên và khối xác định chính (hình 2.11).. - Hình 2.11: Dự phòng TMR Hình 2.12: Bộ xác định chính, bảng chân lý. - Trong phương án XTMR (hình 2.13), bộ xác định chính được nhân ba và các bộ xác định thiểu số được thêm vào.. - Hình 2.13: Phương án Xilinx TMR—XTMR. - Hình 2.14: Phương án dự phòng thời gian cho logic tổ hợp. - Mức hệ thống. - Hình 2.15: Mô hình của ReCoNets về Multi-FPGA 2.4.3. - Hình 2.16: Rollback checkpoint Hình 2.17: Rollback hệ thống song công. - Rollback thường được sử dụng trong các hệ thống song công mà không cần biết về các mô-đun lỗi.. - Hình 2.17 miêu tả một kịch bản khi một lỗi xảy ra giữa hai điểm kiểm soát.. - Hệ thống có khả năng của cô lập hóa các lỗi, rollforward có thể được sử dụng.. - Hình 2.18: Phương án Rollforward 2.5. - Readback là một hoạt động đọc thông tin cấu hình của bộ nhớ cấu hình.. - Tái cấu hình từng phần. - Cấu hình sạch, Kỹ thuật làm sạch, Tái cấu hình dựa trên mô-đun, Kỹ thuật lát gạch - Tiling. - Hình 2.19 mô tả các nguyên lý tiling.. - Hình 2.19: Nguyên lý lát gạch - Tiling. - Để đánh giá độ tin cậy của một hệ thống, cần thiết để đánh giá hiệu quả các phương án giảm lỗi áp dụng trong hệ thống. - Có hai cách để thực hiện các mạch chịu lỗi trong các FPGA dựa trên SRAM, như mô tả trong sơ đồ của hình 2.20.. - Hình 2.20: Quy trình thiết kế giảm SEU và SET. - CHƢƠNG 3: CHỊU LỖI TRONG CHIP HỆ THỐNG ĐA NHÂN ĐỘNG (MPSoC) 3.1. - Chương này trình bày hệ thống trên chip đa xử lý chịu lỗi (MPSoC) dựa trên tái cấu hình linh động trên toàn bộ nền tảng.. - FT-DyMPSoC được xây dựng bằng cách sử dụng cấu hình lại từng phần linh động của FPGA Xilinx Virtex.. - Hình 3.1: Cấu trúc FT-DyMPSoC. - Hệ thống FT-DyMPSoC (hình 3.1) bao gồm vài số bộ MicroBlaze (P1, P2, P3, vv), SDRAM DDR2, một bộ điều khiển ngắt (INT) và một bộ nhớ Compact Flash. - Hình 3.2: Thuật toán giữa các ma trận kết nối. - Hình 3.3: Giản đồ thời gian của FT-DyMPSoC. - Hình 3.7: Quy trình thiết kế cho hệ thống tự động cấu hình lại phức tạp. - Hệ thống FT-DyMPSoC sử dụng một NoC thay vì liên kết điểm – điểm. - Hệ thống Re2DA sử dụng một mạng dựa trên NoC được gọi là DRAFT.. - Hệ thống Re2DA. - FT-DyMPSoC sử dụng DRAFT như kiến trúc truyền thông trung tâm trong các bộ vi xử lý trong một hệ thống MPSoC.. - Hình 3.8: Cấu trúc nội của Re2DA 3.5.2. - Hình 3.9: Chịu lỗi trong multi-FPGA Hình 3.10: Chiến lược phục hồi. - Hệ thống (hình 3.9) bao gồm bốn FPGA kết nối với nhau bằng cách sử dụng hai mạng Ethernet... - Như hình 3.10 (a), bitstream của mỗi FPGA hiện tại trong bộ nhớ nội của nó và cũng có trong bộ nhớ nội của FPGA trước đó trong cấu trúc liên kết vòng.. - Độ chịu lỗi được duy trì ở hai cấp độ trong hệ thống: mức Intra-FPGA và mức Inter-FPGA.. - Triển khai thực hiện hệ thống FT-DyMPSoC trên Virtex-5 XC5VSXT50T.. - Hình 3.11: Tổng quan hệ thống trên FPGA Editor với ứng dụng trên oto. - Mỗi FPGA có chứa một hệ thống FT-DyMPSoC 4 MicroBlazes. - Trong chương này, trình bày một hệ thống đa xử lý linh động hoàn trong bối cảnh của kiến trúc lại cấu hình tự động có thể đối phó với những lỗi có thể trong kiến trúc cấu hình lại với chi phí về thời gian thấp.. - Tất cả các mô hình hệ thống đề xuất có thể tự động thích ứng với ràng buộc về khả năng chịu lỗi khác nhau: tỷ lệ lỗi khác nhau, yêu cầu độ tin cậy, hoặc các ứng dụng ràng buộc người sử dụng bằng cách điều chỉnh khoảng thời gian gián khi đang chạy.. - Các mô hình phân tích được giới thiệu để đánh giá hiệu suất, độ tin cậy và tính thương mại một hệ thống MPSoC chịu lỗi. - Ngoài ra, một vài so sánh với các giải pháp chịu lỗi cổ điển để thấy được lợi thế của hệ thống này.. - Khi thiết kế một hệ thống chịu lỗi, việc cân nhắc giữa hiệu suất và độ tin cậy trở thành một yếu tố đáng kể. - Những định nghĩa trên đây sẽ được áp dụng cho hệ thống FT- DyMPSoC bằng cách sử dụng FPGA theo COTS.. - SDRAM DDR2 được sử dụng để lưu trữ các bối cảnh bộ xử lý, cho khung đệm video và để thúc đẩy quá trình cấu hình lại.. - Mô hình này cho phép người thiết kế hệ thống để lựa chọn đặc tính hệ thống theo yêu cầu thiết kế trước.. - Phát triển và xác thực hệ thống MPSoC với tính năng chịu lỗi là phức tạp. - Hình 4.4 cho thấy mô hình có chứa các mô-đun bộ xử lý (µP), kết nối điểm-điểm giữa các bộ xử lý dựa trên các kênh FIFO, một bộ nhớ chia sẻ (SM) và một bộ công cụ có khả năng chịu lỗi.. - Hình 4.4: Mô hình của MPSoC chịu lỗi. - Công cụ chịu lỗi bao gồm hai khối: một bộ điều khiển ngắt và một điều khiển cấu hình lại.. - Hình 4.5: Cơ chế chịu lỗi cho mô hình đề xuất Mô hình hoạt động của cơ chế chịu lỗi này được đưa ra trong hình 4.5.. - Hình 4.6: Thực hiện mô hình của bộ xử lý. - Bộ điều khiển cấu hình lại kết nối với tất cả các bộ xử lý và cấu hình lại các bộ vi xử lý bị lỗi.. - Khái niệm xác thực của phương pháp chịu lỗi được thực hiện bằng cách mô tả các lỗi trong các mô-đun bộ xử lý và sau đó kiểm tra, hệ thống phát hiện và sửa chữa lỗi này hay không.. - Một số phương án giảm lỗi được giới thiệu và thực hiện trong hệ thống FT-DyMPSoC: các thuật toán ma trận kết nối để phát hiện các lỗi, cấu hình lại từng phần và kỹ thuật lát gạch để sửa lỗi, và rollback kết hợp với checkpointing để phục hồi bối cảnh phần mềm hệ thống sau khi xảy ra lỗi.. - Sử dụng mô hình này, đánh giá hệ thống FT-DyMPSoC so với kỹ thuật làm sạch.. - Nền tảng phần cứng được phát triển nhanh chóng từ một bộ xử lý duy nhất thành hệ thống đa bộ xử lý để đáp ứng yêu cầu của khách hàng. - Do đó, có ràng buộc trong việc thiết kế một hệ thống điện tử ô tô là phải tuân thủ với tiêu chuẩn Autosar.