Có 80+ tài liệu thuộc chủ đề "giao tiếp ngoại vi"
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This work may not be translated or copied in whole or in part without the written permission of the publisher (Springer Science+Business Media, LLC, 233 Spring Street, New York, NY 10013, USA), except for brief excerpts in connection with reviews or scholarly analysis. The use in this publication of trade names, trademarks, service marks, and similar terms, even if they...
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2.2 Logic block in the FPGA. 3.2 Hardware model of the NVIDIA GeForce GTX 280. 3.3 Memory model of the NVIDIA GeForce GTX 280. 4.1 Abstracted view of the proposed idea. 4.3 State diagram of the decision engine. 4.4 Signal interface of the clause cell. 4.5 Schematic of the clause cell. 4.6 Layout of the clause cell. 4.7 Signal interface...
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It is estimated that the annual revenue loss due to IP infringement in the IC industry is in excess of $5 billion [42]. FPGAs, because of their re-programmability, are becoming very popular for cre- ating and exchanging VLSI IPs in the reuse-based design paradigm [27]. The emerging trend is that most IP exchange and reuse will be in the form...
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Figure 4.3 shows the state machine of the decision engine. The decision engine assigns the variables in the order of their identification tag, which is a numerical ID for each variable, statically assigned such that most commonly occurring variables are assigned a lower tag. If there is a conflict, all the variables participating in the conflict clause are communicated by...
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Cook, S.: The complexity of theorem-proving procedures. In: Proceedings of the Design Automation Conference, pp. Papadimitriou, C.H., Wolfe, D.: The complexity of facets resolved. ’02: Proceedings of the 10th Annual IEEE Symposium on Field-Programmable Custom Com- puting Machines, p. In: Proceedings of the International Conference on Computer-Aided Design (ICCAD), pp. In: ACSC ’02: Proceedings of the. In our approach, clause...
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The third term represents the number of bits required to record the index of the bin in which the variable was assigned or implied, which requires as many bits as the logarithm of the number of bins (log 2 ( A C tot. Solving the above equation, using a maximum number of variables (V tot ) of 10K, gives C...
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Accelerating Fault Simulation on a Graphics Processor. In today’s complex digital designs, with possibly several million gates, the number of faulty variations of the design can be dramatically higher. Fault sim- ulation is an important but expensive step of the VLSI design flow, and it helps to identify faulty designs. The ratio of F sim to the total number of...
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8.4 Our Approach 123 offered by GPUs, our implementation of the gate evaluation thread uses a memory lookup-based logic simulation paradigm.. Fault simulation of a logic netlist consists of multiple logic simulations of the netlist with faults injected on specific nets. Then we discuss (iv) the implementation of fault simulation for a circuit. The output of the simulation of a...
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The implementation of the computation of detectabilities and cumulative detectabilities in FSIM ∗ and GFTABLE is different, since in GFTABLE, all compu- tations for computing detectabilities and cumulative detectabilities are done on the GPU, with every kernel executed on the GPU launched with T threads. In FSIM∗, the backtracing is performed in a topological manner from the output of the...
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This is because the GPU mem- ory latencies can be better hidden when more device evaluations are issued in parallel.. We first converted all the double precision computa- tions in the BSIM3 code into single precision before modifying it for use on the GPU. A large fraction (on average 75%) of the SPICE runtime is spent in evaluating transistor model...
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12 Conclusions 185. Memory Controller Fixed Function Texture Logic Memory Controller. 12.2 Larrabee architecture from Intel. DRAM I/F HOST I/F DRAM I/F DRAM I/FDRAM I/FDRAM I/FDRAM I/F. Shared Multiprocessor Core. 12.3 Fermi architecture from NVIDIA. The block diagram of a single SM is shown in Fig. 12.4 and the block diagram of a core within an SM is shown in...
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Software-Systeme. Die Deutsche Nationalbibliothek verzeichnet diese Publikation in der Deutschen Nationalbibliografie;. September 1965 in der jeweils geltenden Fassung zul¨assig. Lehrstuhl Hardware-Software-Co-Design Am Weichselgarten 3. Um so erstaunlicher ist es, dass das Thema Veri- fikation eingebetteter Systeme in der Ausbildung und Lehre nach wie vor keinen entsprechenden Stellenwert besitzt. Dieses Lehrbuch widmet sich der Verifikation digitaler Hardware/Software- Systeme. Digitale Hardware/Software-Systeme –...
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Im Bereich der Software-Verifikation trifft man auf ¨ahnliche Aufgaben wie in der Hardware-Verifikation. Das in der Implementierung verwendete Strukturmodell ist h¨aufig eine Netzliste aus Prozessoren, Speichern, Bussen und Hardware-Beschleunigern. Dieses ist in Abb. In Abb. Die gleiche Verfeinerung wie im Entwurf in Abb. Pr¨ufung Verifikation. Pr¨ufung funktionaler Eigenschaften: In der funktionalen Eigenschaftspr¨ufung wird das Strukturmodell der Implementierung dahingehend ¨uberpr¨uft, ob...
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In einem Datenflussgraphen werden die Berechnungen allein durch die Verf¨ugbarkeit von Daten gesteuert.. Die Differentialgleichung ist in der Form y + 3xy + 3y = 0 gegeben und soll im Intervall [x 0 , a] mit der Schrittweite dx und Anfangswerten y(x 0. Ein Beispiel eines markierten Graphen ist in Abb. Definition 2.2.16 (Markierter Graph). Diese Definition ist nur korrekt...
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Jede Zustandsformel ist eine zul¨assige CTL*-Formel die Pfadformeln enthalten kann. Falls ϕ ∈ V , dann ist ϕ eine Zustandsformel.. Falls ϕ eine Pfadformel ist, dann ist E ϕ eine Zustandsformel.. etwas Schlimmes“ ist. PSL FL ist eine Mischung aus LTL und erweiterten regul¨aren Ausdr¨ucken. 0 ] ist die leere Sequenz, diese ist ¨aquivalent zu dem ε -Symbol in regul¨aren...
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Beschr¨ankung der Testf¨alle. Mit anderen Worten: Man kann sagen, dass gesteuerte zuf¨allige Simulation nur dann sinnvoll ist, wenn diese sowohl die Randbedingungen der Umgebung ber¨ucksich- tigt als auch in der Lage ist, interessantere Testf¨alle unter Ber¨ucksichtigung von Testvorschriften zu generieren. Durch die Verwendung zus¨atzlicher Testvorschriften kann man allerdings erreichen, dass Testf¨alle genau aus diesen Randbereichen erzeugt werden.. einer Menge an...
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Mit Hilfe der Gleichungen (4.3) und (4.4) kann die ¨ Aquivalenz zweier endlicher Automaten gezeigt werden.. Definition 4.3.1 (Automaten. Somit ist Definition 4.3.1 f¨ur einen Beweis der ¨ Aqui- valenz zweier Automaten ungeeignet.. Die ¨ Aquivalenzre- lation f¨ur Zust¨ande. Aus Definition 4.3.2 folgt direkt:. 4.3 Sequentielle ¨ Aquivalenzpr¨ufung 143 Theorem 4.3.1. Mit anderen Worten: Die Zust¨ande des Produktautomaten M p...
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F¨ur alle anderen erreichbaren Markierungen kann allerdings mit der Stelleninvariante i T gezeigt werden, dass es sich bei diesen Markierungen um Grund- zust¨ande des Petri-Netzes handelt.. Die Stubborn-Set-Methode. stubborn set bezeichnet. Das stubborn set ergibt sich hierbei zu { t 1 , t 6 , t 5 , t 4 , t 3 , t 2. Der reduzierte Erreichbarkeitsgraph nach...
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Definition 5.3.4 (Beschr¨ankte Semantik von LTL-Formeln (mit Schleife. Definition 5.3.5 (Beschr¨ankte Semantik von LTL-Formeln (ohne Schleife. Der Operator F ergibt sich aus der Definition des U-Operators zu M, s. Die Zust¨ande sind symbolisch codiert, d. k dr¨uckt Beschr¨ankun- gen der Zust¨ande s 0. Dabei ist σ S die verwendete symbolische Codierung der Zust¨ande und Ψ R die cha- rakteristische Funktion...
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F¨ur die simulative Verifikation m¨ussen die Zusicherungen zun¨achst in Monito- re oder Generatoren ¨ubersetzt werden. Aufgrund der Wichtigkeit von LTL-Formeln f¨ur die formale und simulative Verifikation wurde diese Methode st¨andig verbessert . Die grundlegenden Arbeiten f¨ur die BDD-basierte Repr¨asentation von Zustandsmengen in der Modellpr¨ufung finden sich in . Die Repr¨asentation und Manipulation der Zeitzonen f¨ur die Erreichbarkeitsanalyse bei zeitbehafteten Automaten...