Thuật toán đồng bộ và giải mã dữ liệu trong máy thu IR-UWB tốc độ thấp

- BỘ GIÁO DỤC VÀ ĐÀO TẠO TRƯỜNG ĐẠI HỌC BÁCH KHOA HÀ NỘI TRẦN MẠNH HOÀNG THUẬT TOÁN ĐỒNG BỘ VÀ GIẢI MÃ DỮ LIỆU TRONG MÁY THU IR-UWB TỐC ĐỘ THẤP Chuyên ngành: Kỹ thuật viễn thông Mã số: 62520208 TÓM TẮT LUẬN ÁN TIẾN SĨ KỸ THUẬT VIỄN THÔNG Hà Nội – 2016 Công trình được hoàn thành tại: Trường Đại học Bách khoa Hà Nội Người hướng dẫn khoa học: 1.
- Có thể tìm hiểu luận án tại thư viện: 1.
- do đó thường có độ phức tạp và công suất tiêu thụthấp, có thể truyền dữ liệu ở tốc độ cao hoặc ở tốc độ thấp với độ chính xác cao.1.2 Tình hình nghiên cứu UWB trên thế giới và ở Việt NamViệc triển khai UWB trên thực tế vẫn còn nhiều thách thức như (i) chi phí triểnkhai lớn, (ii) máy thu phức tạp hay (iii) khó thực hiện ước lượng kênh và đồng bộ tínhiệu.
- Hiện nay, có hai hướng phát triển chính là sử dụng kĩ thuật truyền tham chiếu(TR) và thiết kế tối ưu bộ xử lý băng gốc để đạt được độ phức tạp tính toán và côngsuất tiêu thụ thấp.Tại Việt Nam, phần nhiều hướng nghiên cứu về UWB tập trung vào thiết kế antenhoặc mạch tạo xung theo kĩ thuật chaotic UWB mà ít quan tâm đến các thuật toánxử lý tín hiệu và thiết kế bộ xử lý băng gốc cho máy thu IR-UWB.2.
- Yêu cầu đặtra với những thiết bị này là kích thước nhỏ gọn, tiết kiệm năng lượng, trao đổi thôngtin qua sóng vô tuyến và truyền dữ liệu có độ tin cậy cao với tốc độ thỏa mãn yêu cầucủa ứng dụng.
- Dù vậy, việc triển khai công nghệ này vẫn cần vượt qua hàng loạt thách thứcnhư (i) khó khăn trong việc định dạng xung UWB, (ii) ước lượng kênh truyền phức1 tạp, (iii) cần sử dụng bộ ADC tốc độ siêu cao đắt đỏ hay (iv) khó thực hiện đồng bộtín hiệu.
- Trong luận án này, tác giả hướng sự tập trung vào những vấn đề cụ thể sau:• Vấn đề 1: phát triển thuật toán xử lý tín hiệu đơn giản và hiệu quả cho máythu TR-UWB, có khả năng triển khai thành công trên phần cứng.• Vấn đề 2: phát triển thuật toán đồng bộ tín hiệu cho máy thu UWB IEEE802.15.4a, tiến tới việc chế tạo bộ DSP băng gốc cho máy thu trên phần cứng.3.
- Mục tiêu, đối tượng, phạm vi và phương phápnghiên cứu3.1 Mục tiêu nghiên cứu• Đề xuất và tối ưu hóa được các thuật toán xử lý tín hiệu cho máy thu UWBvới độ tin cậy cao, độ phức tạp thấp, phù hợp cho các ứng dụng WPAN tốc độthấp.• Thiết kế, kiểm tra và triển khai thử nghiệm bộ DSP băng gốc UWB trên FPGA.3.2 Đối tượng và phạm vi nghiên cứuĐối tượng nghiên cứu: hệ thống thu/phát số IR-UWB với trọng tâm là bộ xử lýtín hiệu số băng gốc cho máy thu và được chia thành các phần sau:• Các thuật toán xử lý tín hiệu cho máy thu IR-UWB: tách kí hiệu, đồng bộ tínhiệu.• Thiết kế số cho bộ DSP băng gốc IR-UWB: thiết kế kiến trúc và các khối chứcnăng, thiết kế logic, tích hợp, kiểm tra và triển khai hệ thống trên FPGA.Phạm vi nghiên cứu: bộ DSP băng gốc cho máy thu IR-UWB, từ nghiên cứu vàphát triển thuật toán (lý thuyết) đến triển khai trên phần cứng (thực hành).2 3.3 Phương pháp nghiên cứu• Chất lượng thuật toán máy thu được đánh giá sử dụng phương pháp Monte-Carlo trên MATLAB.• Các khối chức năng cho máy thu UWB được thiết kế trên Simulink trước khichuyển sang thiết kế logic trên FPGA và tích hợp thành hệ thống trên chip.• Các công cụ toán học được sử dụng để kiểm tra hệ thống UWB.• Hệ thống trên FPGA được kết nối với môi trường Simulink/MATLAB để kiểmnghiệm và tối ưu hóa.4.
- Chương 1 giới thiệu tổng quan về kỹ thuậtUWB, phép phân tích SVD và mô hình kênh IEEE 802.15.4a.
- Chương 2 đề xuất kịchbản truyền tham chiếu cho máy thu UWB và một thuật toán máy thu mới.
- Chương3 triển khai thuật toán SVD trên phần cứng sử dụng khối CORDIC tự thiết kế chomáy thu TR-UWB cải tiến.
- Chương 4 phát triển một thuật toán đồng bộ cho máythu UWB IEEE 802.15.4a, đồng thời triển khai máy thu này trên HDL/FPGA.3 Chương 1Tổng quan về truyền thông băng siêurộng1.1 Những khái niệm cơ bảnHệ thống UWB có băng thông B > 500 MHz hay B > 20%fc.1.1.1 Các phương án triển khai hệ thống UWBHiện đang có hai phương pháp chính để triển khai một hệ thống UWB:• Multiband (MB)-OFDM: sử dụng OFDM để chia băng thông thành các băngcon, sau đó kí tự dữ liệu được điều chế và truyền đi bởi các sóng mang con.• Impulse-Radio (IR)-UWB: truyền các xung rất hẹp trong miền thời gian (cỡns) mà không sử dụng sóng mang và ở mức công suất phát rất thấp.1.1.2 Chuẩn hóa và ứng dụngIEEE-SA đã thành lập hai nhóm chuẩn hóa: nhóm 802.15.3a cho ứng dụng tốc độcao (đang tạm dừng hoạt động) và nhóm 802.15.4a cho ứng dụng tốc độ thấp.1.2 Điều chế tín hiệu trong IR-UWBPhương pháp IR-UWB sử dụng hai kĩ thuật điều chế: PAM và PPM.1.2.1 Máy thu RAKESử dụng một dãy các bộ tương quan để nhân tín hiệu nhận được với các bản trễcủa xung mẫu, sau đó tổng hợp lại để xác định kí tự truyền đi.
- Nhược điểm: ướclượng kênh truyền phức tạp, sử dụng bộ ADC tốc độ cao.4 1.2.2 Máy thu truyền tham chiếuKịch bản thu/phát tín hiệu, trong đó mỗi khung gồm hai xung được phát đi làxung tham chiếu và xung mang tin.
- Ưu điểm: không cần ước lượng kênh truyền vàbộ ADC tốc độ cao, bỏ qua thao tác đồng bộ ở phần tương tự của máy thu.1.3 Những thách thức trong quá trình nghiên cứu• Phần cứng: biến dạng xung do anten, chuyển đổi tương tự-số.• Xử lý tín hiệu: đồng bộ, giải mã dữ liệu (khi chưa biết kênh), ước lượng kênh.1.4 Thuật toán SVDMọi ma trận X ∈ Cm×ncó thể được phân tích thành: X = UΣVHvới U, V làcác ma trận trực giao và Σ là ma trận đường chéo.1.5 Mô hình kênh vô tuyến UWB1.5.1 Mô hình kênh Saleh-ValenzuelaCác tia đến máy thu theo từng cụm và các tia trong mỗi cụm tuân theo tiến trìnhPoisson.1.5.2 Mô hình kênh UWB IEEE 802.15.4aMô hình kênh UWB IEEE 802.15.4a tương tự như mô hình kênh Saleh-Valenzuela,chỉ thay đổi ở một số điểm: phân bố Poisson kết hợp cho các tia trong cụm, hằngsố suy hao theo thời gian trong mỗi cụm phụ thuộc vào trễ, small-scale fading theophân phối Nakagami và block fading.5 Chương 2Thuật toán đồng bộ và triển khaimáy thu TR-UWB trên FPGA2.1 Thuật toán đồng bộThuật toán đồng bộ hoạt động như sau: đầu tiên, máy thu xác định vị trí bắtđầu của mỗi khung.
- sau đó, tìm các phân khung dữ liệu trong một đoạn tín hiệu thuđược.
- Dựa trên nhận xét tất cả các giá trị s˙RkTs(k−1)Tsh2(t)dt luôn cùng dương (hoặcâm) tùy theo dấu của s, ta có thể gom tất cả các giá trị này lại bằng cách sử dụngcửa sổ trượt.
- Ở đây, việc sử dụng cửa sổ trượt với chiều dài cửa sổ bằng 1/3 chiềudài khung dữ liệu (tức bằng D) để cộng dồn năng lượng của tín hiệu thu, sau đó mớithực hiện tìm đỉnh để cùng lúc hoàn thành cả hai thao tác của quá trình đồng bộ.2.2 Triển khai trên Simulink và HDLSử dụng phương pháp thiết kế dựa trên mô hình (MBD), trong đó: máy phát,kênh truyền và một số phần của máy thu được triển khai trên Simulink.
- thuật toánđồng bộ và giải mã tín hiệu được triển khai trên phần cứng sử dụng Verilog HDL.2.2.1 Thiết kếSau khi qua bộ nhân tương quan, tín hiệu được đưa tới bộ DSP băng gốc gồmhai phần datapath và controller (Hình 2.2).
- Mọi xử lý của phần datapath được điềukhiển bởi phần controller với sơ đồ máy trạng thái hữu hạn như Hình 2.3.2.2.2 Triển khai bằng ngôn ngữ mô tả phần cứngBộ DSP băng gốc cho máy thu TR-UWB được triển khai sử dụng ngôn ngữ VerilogHDL với 4 đầu vào và 1 đầu ra (Bảng 2.1).
- File Verilog mô tả các khối trong Hình2.2 được nạp vào mô hình Simulink.6 Hình 2.1: Hệ thống thu phát TR-UWB trên SimulinkHình 2.2: Kiến trúc của bộ xử lý băng gốc2.3 Tổng hợp và mô phỏng2.3.1 Tổng hợpThiết kế bộ DSP băng gốc được tổng hợp sử dụng Xilinx ISE với 8 bit lượng tửhóa (Bảng 2.2).7 Hình 2.3: Lưu đồ FSMCổng Vào / Ra Loại Số bitclk vào Boolean 1rst vào Boolean 1start vào Boolean 1sample_in vào Signed mdata_bit ra Boolean 1Bảng 2.1: Các đầu vào/ra của hệ thốngKhối Mainblock Detect_maxNumber of Slice Registers 52 15Number of slide LUTs 72 27Number of fully used LUT-FF pairs 49 14Number of bonded IOBs 33 33Max frequency 400 MHz 300 MHzBảng 2.2: Báo cáo tổng hợp trên dòng Spartan 6 XC6SLX45 package CSG3248 2.3.2 Kết quả mô phỏngKịch bản mô phỏng: xung UWB là xung Gauss đơn chu trình có độ rộng 2 ns;khung có kích thước Tf= 180 ns, khoảng cách giữa hai xung D = 60 ns.
- chạy 1000 vòng lặp Monte-Carlo, mỗi vòngphát 100 kí tự dữ liệu.
- Simulink và System Generator được sử dụng để mô phỏng vàtính toán tỉ lệ BER theo SNR cho các trường hợp: C1 - giả thiết đã đồng bộ hoànhảo (trên Simulink), C2 - máy thu thực hiện đồng bộ trên Simulink và C3 - máy thuthực hiện đồng bộ trên HDL/FPGA.
- Kết quả mô phỏng cho thấy tỉ lệ BER của cáctriển khai trên Simulink (C2) và HDL/FPGA (C3) khá gần với trường hợp lí tưởng(C1): độ chênh lệch rơi vào khoảng 3 dB.Hình 2.4: BER vs.
- SNR9 Chương 3Thuật toán SVD cho máy thu TR-UWB3.1 Máy thu TR-UWB sử dụng SVD3.1.1 Đặt vấn đềChất lượng BER vs SNR của máy thu TR-UWB đơn giản khá hạn chế do lấy tíchphân trên toàn bộ khung trong khi dữ liệu có ích chỉ nằm trong phân khung II vàphần tín hiệu có ích này không phân bố đều mà suy giảm theo hàm mũ.
- Có thể giảiquyết hai vấn đề này nhờ thay đổi thuật toán máy thu.Hình 3.1: Một khung tín hiệu x(t) tại phía thu3.1.2 Các thuật toán máy thu cải tiếnSử dụng kĩ thuật ”integrate-and-dump” với nhiều hơn một mẫu trên một khung.Mỗi khung có 3N mẫu, nhưng máy thu chỉ sử dụng N mẫu ở phân khung II chứa tínhiệu có ích.10 Máy thu lấy N mẫu trong phân khung II của tín hiệu xi(t) như sau:xi,n:= xi(nTs.
- siZD+(n+1)TsD+nTsh2(t − D)dt = si· hn(3.1)trong đó, Ts=Tf3Nlà chu kì lấy mẫu và hnlà các hệ số kênh ”mới”.hn=Z(n+1)TsnTsh2(t − D)dt (3.2)Gom các mẫu trong khung thứ i thành một vector thu được mô hình dữ liệu:xi= si· h (3.3)trong đó, xi= [xi,0, xi,1.
- hN− 1]T.Thuật toán ZFKhi biết được thông tin về kênh, thuật toán ZF cho máy thu được xây dựng từmô hình dữ liệu (3.3) với giả thiết nhiễu và các đại lượng tương quan chéo giữa nhiễuvà tín hiệu bằng 0.
- Khi đó, mỗi kí hiệu được xác định bởi:si= signhTxi(3.4)Thuật toán cải tiến không sử dụng tín hiệu dẫn đường (blind)Xét quá trình thu/phát M kí tự liên tiếp với giả thiết kênh truyền không đổi trongquãng thời gian này.
- Đưa tất cả các vector xitừ (3.3) thành một ma trận, thu đượcmô hình dữ liệu cho nhiều kí hiệu:[x0, x1.
- sM−1h] (3.5)X = hsT(3.6)Áp dụng SVD cho ma trận X trong bài toán xấp xỉ hạng 1 thu được đồng thờihai vector h và s.
- sau đó tách kí hiệu bằng phép quyết định cứng.X = UΣVH,ˆs = signv0(3.7)11 (a) (b)Hình 3.2: BER vs SNR cho các thuật toán máy thu khác nhau (a) và khả năng chốngsai lỗi thời gian của máy thu cải tiến (b)Nhận xétMáy thu ZF sử dụng các trọng số hikhác nhau khi cộng dồn các phần tử xi: phầntín hiệu lớn hơn được nhân với trọng số lớn tương xứng.
- do đó máy thu sẽ có chấtlượng tốt hơn.Kết quả mô phỏngHình 3.2 (a) cho thấy thuật toán máy thu cải tiến có chất lượng tốt hơn hẳn máythu đơn giản từ 2 dB - 5 dB (được cải thiện khi N tăng).
- Ngoài ra, khả năng chống sai lỗi thời giancủa máy thu cải tiến (Hình 3.2 (b)) là rất tốt: hạn chế về BER dưới 0.5 dB.3.2 Thuật toán tính SVDThuật toán tính SVD gồm hai bước:1.
- Bidiagonalization: đưa ma trận ban đầu về dạng ma trận hai đường chéo,2.
- Diagonalization: đưa ma trận hai đường chéo về dạng ma trận đường chéo.12 Kết thúc bước 2, các phần tử trên đường chéo của ma trận thu được chính là cácsingular value của ma trận ban đầu.
- Hai bước chéo hóa ma trận đều sử dụng mộtphép quay có tên là Givens Rotation để xoay liên tiếp ma trận ban đầu về dạng mongmuốn bằng cách nhân ma trận đầu vào với một ma trận trực giao.3.3 Thuật toán CORDICThuật toán CORDIC xuất phát từ phép quay Givens Rotation khi góc quay θthỏa mãn tan θ = ±2−i.
- Giá trị của tan−1(2−i) là các hằng số và đượclưu sẵn vào bộ nhớ ROM trên phần cứng.
- Như vậy, thuật toán CORDIC được thểhiện qua hệ ba phương trình:xi+1= xi− siyi2−iyi+1= yi− sixi2−izi+1= zi− sitan−1(2−i)(3.8)CORDIC làm việc ở hai chế độ: chế độ quay (Rotation.
- vector được quay đimột góc xác định bởi tham số đầu vào, và chế độ Vector (Vectoring.
- vector đượcquay về trục x và ghi lại giá trị góc quay được.3.4 Thuật toán CORDIC cải tiếnTrên phần cứng, phép quay Givens Rotation được thực hiện bằng khối CORDICqua hai bước:• Bước 1: sử dụng một khối CORDIC Vectoring cho cặp (xk, yk), thu được θ,• Bước 2: sử dụng N −1 khối CORDIC Rotation cho các cặp còn lại với góc quayđầu vào là θ.Với cách thức trên, khi khối CORDIC Vectoring quay cặp (xk, yk) và xác định gócquay θ, các khối CORDIC Rotation không hoạt động vì phải đợi giá trị đầu vào là θ.Như vậy, năng lực tính toán của phần cứng không được tận dụng triệt để, đồng thờicần có khối tính toán, xử lý góc quay θ.13 Để cải thiện điều này, tại mỗi vòng lặp CORDIC - Vectoring, cặp (xk, yk) đượcquay đi một góc nhỏ nào đó dựa vào dấu của ykvà chỉ số vòng lặp i.
- Các tín hiệuđiều khiển này đồng thời được đưa vào các khối CORDIC còn lại để quay các cặpphần tử khác của vector đầu vào một góc tương tự như với cặp (xk, yk).
- Như vậy, tấtcả các cặp của vector đầu vào đều được quay một góc θ mà không cần sử dụng đếnkhối tính toán góc.Do góc quay trong mỗi vòng lặp có giá trị xác định, góc quay tổng hợp sau mộtsố vòng lặp nhất định thường không đạt tới giá trị góc cần quay.
- Sai số tuyệt đối giữahai giá trị này phụ thuộc vào vị trí của vector đầu vào trong mặt phẳng Descartes(Hình 3.3): khi vector đầu vào thuộc góc phần tư thứ II hoặc III, sai số mắc phải làrất lớn (xấp xỉ 1 radian) ngay cả khi tăng số vòng lặp lên rất nhiều (100 vòng lặp).Để khắc phục sai số này, cải tiến được đưa ra là quay vector đầu vào đi một góc ±π/2radian trước khi tiến hành phép quay CORDIC.Hình 3.3: Sai số của phép quay CORDIC phụ thuộc vào vị trí của vector đầu vàoHình 3.4 cho thấy ảnh hưởng của hai yếu tố định dạng dữ liệu đầu vào và số vònglặp lên độ chính xác của khối CORDIC trên phần cứng.
- Kết quả mô phỏng cho thấy14 Hình 3.4: Sai số của phép quay CORDIC phụ thuộc vào định dạng dữ liệu và số vònglặpđịnh dạng dấu phẩy tĩnh 8.16 (gồm 16 bit sau dấu phẩy và 12 bit trước dấu phẩy – 4bit được thêm vào để chống tràn) và 16 vòng lặp là thích hợp nhất để triển khai trênphần cứng.
- Khi đó, mỗi phép quay Givens được thực hiện bởi khối CORDIC trong16 xung clock.Sơ đồ ghép nối các khối CORDIC cải tiến để thực hiện phép quay Givens đượcthể hiện trên Hình 3.5, theo đó, tất cả N khối CORDIC đều hoạt động cùng lúc(pipeline) dựa trên tín hiệu điều khiển từ khối điều khiển (CTRL) và khối MUX.Với thiết kế mới này, thời gian thực thi phép quay Givens trên phần cứng được giảmđi từ 30 − 80% so với kiến trúc tuần tự ban đầu (non-pipeline) tùy vào kích thướccủa ma trận (Bảng 3.1).15 m x n k# Operations per SecondN0SV D/NSV DNon-pipeline (NSV D) Pipeline (N0SV D)4 x x x x x Bảng 3.1: Số phép toán SVD/sCORDICMUXCTRLCORDIC CORDIC CORDICX in[N-1:0]Y in[N-1:0.
- ·MSB MSBindexi/MUX ctrlADD/SUB ctrlHình 3.5: Phép quay Givens sử dụng các khối CORDIC cải tiến16 Chương 4Thuật toán đồng bộ cho máy thuUWB IEEE 802.15.4a4.1 Cấu trúc khung tín hiệu IEEE 802.15.4aKhung tín hiệu UWB IEEE 802.15.4a cấu tạo bởi ba phần: tiêu đề đồng bộ (SHR)gồm hai đoạn SYNC và SFD, tiêu đề lớp vật lí (PHR) và phần dữ liệu (PSDU).4.2 Mô hình tín hiệu và kiến trúc máy thuSơ đồ khối của máy thu UWB dò năng lượng non-coherent được thể hiện trênHình 4.1.
- Các mẫu tín hiệu tại đầu ra bộ ADC được đưa vào khối xử lý tín hiệu số(DSP) để thực hiện đồng bộ và giải mã tín hiệu.Hình 4.1: Sơ đồ khối của máy thu UWB dò năng lượng non-coherentTín hiệu tại đầu vào bộ ADC có dạng:y(t) =Nshr−1Xi=0aiKpbs−1Xk=0c2kq(t − kTpr− iTpsym− τ0.
- ny(t) (4.1)4.3 Thuật toán đồng bộ tín hiệuLuận án đề xuất một thuật toán đồng bộ gồm hai bước:1.
- Đồng bộ thô: từ t0, máy thu nhảy đến một vị trí t1thuộc đoạn SYNC.2.
- Đồng bộ tinh: loại bỏ các kí tự SHR (từ t1) để thu được kí tự PHR đầu tiên.17 s(t)y(t)ttSYNCSFDPHR+PSDUPHR+PSDUSFDSYNCSYNCSYNCSFDSFDPHR+PSDUPHR+PSDUFrame 1Frame nFrame 1Frame n.
- ........τ0t0t1tCoarse SYNCFine SYNC....phr00Hình 4.2: Các bước thực hiện đồng bộ tín hiệu4.3.1 Đồng bộ thôQuá trình đồng bộ thô được thực hiện như sau:• Máy thu tạo ra một mẫu tương quan scdựa trên Kpbsphần tử của chuỗi {ck}:sc= [sc0sc1.
- scLs−1] với scj= c2bj/Nsc, j = 0 ÷ Ls− 1 (4.2)• Tín hiệu y(nTs) tại đầu ra bộ ADC được chia nhỏ thành các nhóm Lsmẫu vàđem nhân với scđể thu được mảng gi= [gi0, gi1.
- (Q Tìm kiếm vị trí của phần tử cực đại trong từng mảng gi: khi xuất hiện K(K ≤ Nsync) phần tử cực đại liên tiếp nhau có cùng vị trí, lựa chọn thời điểmbắt đầu của nhóm mẫu thứ dK/2e là vị trí t1cần tìm.4.3.2 Đồng bộ tinhThuật toán đồng bộ tinh gồm hai giai đoạn chính:1.
- Ước lượng khoảng thời gian τ (tính từ t1) đến kí tự SYNC kế tiếp.2.
- Loại bỏ các kí tự SHR còn lại để nhận được kí tự PHR đầu tiên.18 Ước lượng giá trị của τHình 4.3: Cách thức ước lượng τA.
- Xác định độ trễ τhĐặt τh= mTpr+ ε.
- Kí hiệu ˜m và ˜nεlần lượt là giá trị ước lượng của m và nε(nε= bε/Tsc).
- Giá trị của m và nεđược xác định như sau:m, nε= arg max {S[ ˜m, ˜nε]}0 ≤ ˜m ≤ Kpbs0 ≤ ˜nε≤ Ns− 1(4.4)với S[ ˜m, ˜nε] ,1MPM−1i=0PKpbs−1k=0c2|k− ˜m|Kpbsy(t˜nε+(k+iKpbs)Ns).B.
- Xác định khoảng cách ∆Đặt n∆∼=∆/Ts.
- Máy thu xem xét sự vượt ngưỡng của tổng:S0[m, ˜nε] ,1MM−1Xi=0Xk∈Γ(m)c2|k−m|Kpbsy(t˜nε+ (k + iKpbs)Ns) (4.5)Từ vị trí nε, máy thu nhảy ngược về phía trái nbackmẫu, sau đó bắt đầu tìm kiếmvề phía phải mẫu đầu tiên của S0[m, ˜nε] có giá trị lớn hơn ngưỡng λ0(xác định bởicông thức 4.6), kí hiệu là nεcross.
- n∆Tsvới n∆= nε− nεcross(Hình 4.4).19 Hình 4.4: Dạng sóng của S0[m, ˜nε] (bỏ qua tạp âm)λ0=Ns−1X˜nε=0S0[m, ˜nε] (4.6)Kết thúc quá trình ước lượng giá trị của τhvà.
- máy thu xác định τ = τh− ∆.Xác định phần PHRDễ dàng chứng minh được tỉ số giữa công suất của phần SHR với phần PHR/PSDUxấp xỉ 3.75.
- Dựa vào quan sát trên, kí tự PHR đầu tiên được phát hiện như sau:• Đặt ngưỡng α = fPsync, trong đó Psynclà công suất trung bình của kí tự màođầu và hằng số 1 < f < 3.75.• Lần lượt so sánh công suất trung bình của từng đoạn tín hiệu có chiều dài Tpsym(tính từ t1+ τ + Tpsym) với α.
- tphrchính là vị trí bắt đầu của đoạn tín hiệu xảyra sự vượt ngưỡng.20 Hình 4.5: Xác suất lỗi của thuật toán đồng bộ thô khi Tsthay đổi4.4 Mô phỏng và kết quả4.4.1 Đồng bộ thôHình 4.5 cho thấy độ chính xác của thuật toán đồng bộ thô không phụ thuộc vàotốc độ của bộ ADC.
- Do đó, có thể sử dụng bộ ADC tốc độ thấp (ví dụ, fs= 62.5MHzvới Ts= 16ns) mà không ảnh hưởng đến khả năng hoạt động của thuật toán.4.4.2 Đồng bộ tinhĐộ chính xác của thuật toán ước lượng τ được trình bày trong luận án so vớithuật toán do [1]1đề xuất được thể hiện trên Hình 4.6.
- Kết quả cho thấy, thuật toánđề xuất hoạt động tốt (có độ chính xác cao hơn thuật toán của [1]) khi chu kì lấymẫu lớn (Ts= 8ns hoặc 16ns).Hiệu quả hoạt động của thuật toán phát hiện phần PHR với các giá trị Tskhác1D’Amico, Mengali and Taponecco, ”TOA estimation with the IEEE 802.15.
- a) (b)Hình 4.6: Xác suất lỗi của thuật toán ước lượng giá trị τ với Ts∈ {4, 2}ns (a) vàTs∈ {16, 8}ns (b)Hình 4.7: Xác suất lỗi của thuật toán phát hiện PHR với các giá trị Tskhác nhaunhau được thể hiện trên Hình4.7 cho thấy ảnh hưởng của Tslên độ chính xác củathuật toán là không đáng kể.
- Điều này chứng tỏ thuật toán có thể hoạt động tốt vớibộ ADC tốc độ thấp.22 (a) (b)Hình 4.8: Kết quả hiển thị dạng sóng (a) và kết quả thử nghiệm thiết kế trên FPGA(b) với kênh truyền SNR = 0 dB4.5 Triển khai khối đồng bộ cho máy thu UWBIEEE 802.15.4a trên FPGA4.5.1 Thiết kế khối đồng bộ bằng HDLA.
- Dữ liệu ra: dạng nhị phân 1 bit khôngdấu.
- Tốc độ xung nhịp yêu cầu: 62.5 MHz.B.
- Thiết kế mô hình FSM cho khối đồng bộC.
- Mô tả kĩ thuật4.5.2 Tổng hợp và triển khai thử nghiệm trên FPGAKiểm tra chức năng của khối đồng bộKết quả của quá trình đồng mô phỏng Simulink/HDL để kiểm tra chức năng củakhối đồng bộ được thể hiện như dưới đây.Triển khai trên FPGA23 Kết luận chung và hướng nghiên cứutiếp theoNhững kết quả đạt được• Kịch bản TR-UWB: trình bày một thuật toán cho máy thu TR-UWB đơn giảnsử dụng phương pháp cửa sổ trượt và triển khai thành công thuật toán nàytrên FPGA với độ chính xác khá cao.
- Ưu điểm: linh hoạt trong việc thay đổicấu hình sao cho phù hợp với năng lực phần cứng (vẫn có khả năng hoạt độngkhá tốt khi sử dụng bộ ADC với tốc độ lấy mẫu và số bit lượng tử hóa thấp).Tác giả đã giới thiệu một thuật toán máy thu cải tiến không dùng tín hiệu dẫnđường dựa trên kĩ thuật SVD để nâng cao độ chính xác (độ lợi từ 2-4 dB so vớimáy thu đơn giản) và triển khai thành công phép tính toán SVD trên FPGAsử dụng khối CORDIC tự thiết kế.• Kịch bản UWB IEEE 802.15.4a: phát triển một thuật toán đồng bộ tín hiệuhoàn chỉnh cho máy thu UWB IEEE 802.15.4a mà không cần sử dụng bộ ADCtốc độ cao và loại bỏ được thao tác đo công suất tạp âm phức tạp.
- triển khaithành công máy thu sử dụng thuật toán này trên phần cứng HDL/FPGA.Hướng nghiên cứu tiếp theo• Kiểm chứng khả năng hoạt động của thuật toán được đề xuất trong các môitrường mới.• Phát triển thuật toán đồng bộ mới hiệu quả và khả thi cho hệ thống đa ngườidùng.24 DANH MỤC CÁC CÔNG TRÌNH ĐÃ CÔNG BỐ CỦA LUẬN ÁN1.
- Tan Nghia Duong, Minh Tu Hoang, Quang Hieu Dang, Manh Hoang Tran(2013), “A Practical Synchronization Algorithm for IEEE 802.15.4a UWB Re-ceivers”, The 2013 International Conference on Advanced Technologies for Com-munications (ATC’13), pg 170-175.4.
- Tran Manh Hoang, Ha Van Phu, Hoang Phuong Chi, Dang Quang Hieu,Nguyen Duc Minh (2015), "Hardware Implementation of a UWB 802.15.4aReceiver", Journal of Science & Technology (Technical Universities), pg

Xem thử không khả dụng, vui lòng xem tại trang nguồn
hoặc xem Tóm tắt